Funktionale Verifikation von Low-Power Designs unter Verwendung Virtueller Prototypen

Elektronische Systeme sind angesichts der zunehmenden Anforderungen an ihre Energieeffizienz immer häufiger mit einem aktivem Power-Management (PM) ausgestattet. Hierbei werden Spannungen und Frequenzen skaliert oder inaktive Bereiche zeitweise von der Versorgungsspannung getrennt. Die Steuerung erfolgt zumeist softwareseitig, wobei die Komplexität aufgrund der stetig wachsenden Anzahl von Power-Modi erheblich angestiegen ist. Deshalb sollte das PM bereits in einem frühen Entwurfsstadium getestet werden. Standardmäßig kommen hier virtuelle Prototypen zum Einsatz, die auf der Transaction-Level-Modellierung (TLM) basieren und komplette Systeme simulieren. Allerdings beschränken sich die aktuellen Modellierungsstandards ausschließlich auf funktionale und zeitliche Abstraktion, so dass power-relevante Verhaltenseigenschaften bisher nicht berücksichtigt werden können. In dieser Arbeit wird ein SystemC/TLM basierter Simulationsansatz vorgestellt, der es ermöglicht, PM-Architekturen auf Basis des Unified-Power-Formats (IEEE Std. 1801-2009) und virtueller Prototypen zu modellieren und auf TLM-2.0 „loosely-timed“-Ebene zu verifizieren. Mit Hilfe eines effizienten Synchronisationskonzepts werden etwaige Performanceeinbußen hinsichtlich der Laufzeit minimiert. Anhand eines Fallbeispiels wird gezeigt, dass entsprechend annotierte Modelle lediglich um den Faktor 2-3 langsamer simulieren als reine TLMBeschreibungen, jedoch ausreichend akkurat sind, um typische Low-Power-Fehlerarten abzudecken.